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VHDL语言中对顺序语句和并行语句的理解VHDL语言中有条件分支语句（if……t-en……else）和条件赋值语句（w-en……else），选择分支语句（case……w-en）以及选择赋值语句（wit-……select）。我注意到其中if……t-en……else和case……w-en都是顺序语句，w-en……else和wit-……select都是并行语句，但是存在一个问题，if……t-en……else（顺序语句）是直接写在构造体的，而构造体内语句为并行执行；另外，wit-……select（并行语句）是写在进程语句process里面，而process-为顺序执行，这个是否存在矛盾呢？求达人解释1 个答案

答案 1：

VHDL主要是将语句变成电路，所以一些判断语句都要考虑到延时和用到的门电路。 编码方式讲究简单直白，越复杂的逻辑越容易出错。其实判断语句很少用，常用就是状态机和卡诺表。都是有固定的写法的。

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